HDLCAD工具包 0.0.post160

必需

• yosys

默认情况下，verilog-diagram 使用 PyPI 中提供的 yowasp-yosys 包。可以通过运行 pip install -r requirements.txt 来安装。然而，你也可以使用系统中安装的 Yosys，或者通过 Sphinx conf.py 文件中的 verilog_diagram_yosys 变量指向特定的 Yosys 可执行文件。

要使用系统中可用的 Yosys，使用以下设置

verilog_diagram_yosys = "system"

如果你想指向特定的 Yosys 可执行文件，请提供程序的路径

verilog_diagram_yosys = "<path-to-Yosys>"

可选

• netlistsvg

选项

:type: - HDL 图表类型；

• yosys-blackbox - 由 Yosys 渲染的网表。

• yosys-aig - 在 Yosys 中直接生成图像之前，通过 aigmap 运行的 Verilog 文件。

• netlistsvg - 使用 netlistsvg 渲染输出。

:module: - 要绘制哪个模块。

:flatten: - 在生成图像之前使用 Yosys 的 flatten 命令。

示例

这是一个 4 位进位链的图表。

示例

以下是 literalinclude 和 no-license 指令的比较。

.. literalinclude:: verilog/dff.v
   :language: verilog
   :caption: verilog/dff.v

/*
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 * Licensed under the Apache License, Version 2.0 (the "License");
 * you may not use this file except in compliance with the License.
 * You may obtain a copy of the License at
 *
 *     https://apache.ac.cn/licenses/LICENSE-2.0
 *
 * Unless required by applicable law or agreed to in writing, software
 * distributed under the License is distributed on an "AS IS" BASIS,
 * WITHOUT WARRANTIES OR CONDITIONS OF ANY KIND, either express or implied.
 * See the License for the specific language governing permissions and
 * limitations under the License.
 *
 * SPDX-License-Identifier: Apache-2.0
 */

// Single flip-flip test.
module top(input clk, input di, output do);
  always @( posedge clk )
    do <= di;
endmodule // top

.. no-license:: verilog/dff.v
   :language: verilog
   :caption: verilog/dff.v

// Single flip-flip test.
module top(input clk, input di, output do);
  always @( posedge clk )
    do <= di;
endmodule // top