sphinx-verilog-domain 0.2.post21

依赖项

• lark-parser

启用

在 conf.py 中添加扩展

extensions = [ 'sphinx_verilog_domain' ]

使用方法

模块头（目前仅限非ANSI风格的）

.. verilog::module:: module Top(a, b);

端口声明

.. verilog:port:: input wire [31:0] a, b;

参数声明

.. verilog:parameter:: parameter logic param_name_05 = 1, param_name_05_b = 2;

用于引用的自定义名称

.. verilog:module:: module \35(4p3|) (z);
    :refname: module_escaped

引用

Reference to :verilog:ref:`Top`
Reference to :verilog:ref:`module_escaped` - links to ``\\35(4p3|)``

嵌套

.. verilog:module:: module Top1(a, b, c);

    .. verilog:port:: input a;

        Description of port ``a``

    .. verilog:port:: input b;

        Description of port ``b``

    .. verilog:module:: module Nested(a);

        .. verilog:port:: output a;

            Description of port ``a`` in ``Nested``

        Reference to module ``Top1``'s port ``a``: :verilog:ref:`Top1.a`.

.. verilog:namespace:: A::B
.. verilog:port:: input inside_a_b;
.. verilog:namespace-push:: C::D
.. verilog:port:: input inside_a_b_c_d;
.. verilog:namespace-pop::
.. verilog:port:: input inside_a_b_again;
.. verilog:namespace::
.. verilog:port:: input in_global_namespace;

开发

要创建并打开包含所有系统和Python包的开发环境，请使用

make env
source env/conda/bin/activate sphinx-verilog-domain