litespi 2023.12

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    Copyright (c) 2020-2022, LiteSPI Developers

[> 简介

LiteSPI提供一个小型占用空间和可配置的SPI核心。

LiteSPI是LiteX库的一部分，其目标是降低复杂FPGA核心的入门门槛，通过提供简单、优雅且高效的组件实现，这些组件用于今天的SoC，如以太网、SATA、PCIe、SDRAM控制器...

使用Migen描述HDL可以使核心高度且易于配置。

LiteSPI可以作为LiteX库使用，也可以通过生成您将用作标准核心的verilog rtl来与您的标准设计流程集成。

[> 功能

PHY

• 便携式/通用。
• 单/双/四/八SPI总线支持。
• 动态时钟频率配置和自动校准。

核心

• 动态交叉开关。
• MMAP读取访问。
• 基于CSR的读写访问。

[> 开始使用

有关集成示例，请参阅LiteX-Boards存储库中各种支持的板。

[> 测试

单元测试在./test/中可用。要运行所有单元测试：./setup.py test 测试也可以单独运行：python3 -m unittest test.test_name

[> 许可证

LiteSPI在非常宽松的双条款BSD许可证下发布。根据本许可证条款，您有权使用LiteSPI进行封闭源代码的专有设计。尽管我们不需要您这样做，但这样做是极好的，所以如果可能的话，请这样做

• 告诉我们您正在使用LiteSPI
• 在与其相关的出版物中引用LiteSPI
• 向我们发送反馈和改进建议
• 当出现问题时，向我们发送错误报告
• 向我们发送您对LiteSPI所做的修改和改进。