liteiclink 2023.12

                               __   _ __      ___________   _      __
                              / /  (_) /____ /  _/ ___/ /  (_)__  / /__
                             / /__/ / __/ -_)/ // /__/ /__/ / _ \/  '_/
                            /____/_/\__/\__/___/\___/____/_/_//_/_/\_\

                                Copyright 2017-2022 / EnjoyDigital

                            Small footprint and configurable Inter-Chip
                             communication cores powered by Migen & LiteX

[> 简介

LiteICLink提供小尺寸和可配置的芯片间通信内核。

LiteICLink是LiteX库的一部分，旨在通过提供简单、优雅和高效的实现来降低使用当今SoC（如以太网、SATA、PCIe、SDRAM控制器等）中使用的组件的复杂FPGA内核的入门门槛。

使用Migen描述HDL可以使内核高度和易于配置。

LiteICLink可以用作LiteX库，或者可以通过生成您用作标准内核的Verilog RTL来与您标准的设计流程集成。

[> 功能

SerWB

• 通过3个LVDS I/O（高速）或3个单端I/O（低速）的Wishbone。
• Artix7、Kintex7、Kintex Ultrascale高速PHY。
• 无厂商依赖的低速PHY。
• 8B/10B，集成齿轮箱。
• 高达1.25Gbps的线速率/ 31.25MHz用户界面的32位。
• 启动时自动调整采样窗口。
• 封装的Etherbone协议，带有缓冲写入。

SerDes

• Artix7 GTP支持。
• Kintex7 GTX支持。
• Ultrascale GTH支持。
• Ultrascale+ GTY支持。
• 支持Lattice ECP5。

[> FPGA经过验证

LiteICLink已用于商业和开源设计

• CPRI/JESD204B软件定义无线电板：http://enjoy-digital.fr/
• USB3通道：https://github.com/enjoy-digital/usb3_pipe
• ARTIQ：https://m-labs.hk/artiq/
• 以及其他商业设计...

[> 可能的改进

• 添加对Altera SerDes的支持。
• 添加对Lattice Crosslink NX SerDes的支持。
• 添加更多文档
• ...请参阅以下支持和咨询：)

如果您想支持这些功能，请通过florent [AT] enjoy-digital.fr与我们联系。

[> 入门

1. 安装Python 3.6+和FPGA供应商的开发工具。
2. 按照LiteX的维基安装指南安装LiteX和核心。
3. 您可以在LiteX-Boards和示例目录中找到核心与LiteX集成的示例。

[> 测试

单元测试位于./test/。要运行所有单元测试

$ ./setup.py test

也可以单独运行测试

$ python3 -m unittest test.test_name

[> 许可证

LiteICLink在非常宽松的两条款BSD许可证下发布。根据此许可证条款，您有权使用LiteICLink进行闭源专有设计。尽管我们不要求您这样做，但这样做是很好的，所以如果可能的话，请这样做

• 告诉我们您正在使用LiteICLink
• 在有关其帮助的研究相关的出版物中引用LiteICLink
• 向我们发送反馈和建议改进
• 当出现问题时向我们发送错误报告
• 发送您对LiteICLink所做的修改和改进。

[> 支持和咨询

我们热爱开源硬件，喜欢与他人分享我们的设计。

LiteICLink由EnjoyDigital开发和维护。

如果您想了解更多关于LiteICLink的信息，或者如果您已经是满意的用户并希望为其扩展您的需求，EnjoyDigital可以提供标准商业支持以及咨询服务。

因此，请随时联系我们，我们很高兴与您合作！（并最终缩短可能改进的列表：)

[> 联系

电子邮件：florent [AT] enjoy-digital.fr