litedram 2023.12

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                                   Copyright 2015-2022 / EnjoyDigital
                               A small footprint and configurable DRAM core
                                        powered by Migen & LiteX

[> 简介

LiteDRAM提供了一个小型足迹和可配置的DRAM核心。

LiteDRAM是LiteX库的一部分，其目标是通过提供简单、优雅和高效的组件实现来降低复杂FPGA核心的入门门槛，这些组件用于今天的SoC，如以太网、SATA、PCIe、SDRAM控制器...

使用Migen来描述HDL可以使核心高度且易于配置。

LiteDRAM可以作为LiteX库使用，也可以通过生成您将用作标准核心的Verilog rtl与您的标准设计流程集成。

[> 特性

PHY

• 通用SDRAM PHY（供应商无关，已在Xilinx、Altera、Lattice上测试）
• Xilinx Spartan6 DDR/LPDDR/DDR2/DDR3 PHY（1:2或1:4频率比）
• Xilinx Spartan7/Artix7/Kintex7/Virtex7 DDR2/DDR3 PHY（1:2或1:4频率比）
• Xilinx Kintex/Virtex Ultrascale (Plus) DDR3/DDR4 PHY（1:4频率比）
• Lattice ECP5 DDR3 PHY（1:2频率比）
• Gowin G2A DDR3 PHY（1:2频率比）

核心

• 全流水线，高性能。
• 在bankmachines上可配置的命令深度。
• 自动预充电。
• 周期性刷新/ZQ短校准（最多8次延迟刷新）。

前端

• 可配置交叉开关（只需使用crossbar.get_port()即可添加新端口！）
• 端口仲裁对用户透明。
• 本地、AXI-MM或Wishbone用户界面。
• DMA读取器/写入器。
• 内建自测试（BIST）。
• 纠错码（ECC）

（> FPGA 验证

LiteDRAM 已被用于商业和开源设计中

• HDMI2USB: http://hdmi2usb.tv/home/
• NeTV2: https://www.crowdsupply.com/alphamax/netv2
• USBSniffer: http://blog.lambdaconcept.com/doku.php?id=products:usb_sniffer
• 以及其他商业设计...

（> 可能的改进

• 添加 Avalon-ST 接口。
• 添加对 Altera 设备的支持。
• 添加更多文档
• ... 请参阅下方的支持和咨询 :)

如果您想支持这些功能，请通过 florent [AT] enjoy-digital.fr 联系我们。

（> 入门

1. 安装 Python 3.6+ 和 FPGA 供应商的开发工具。
2. 按照 LiteX 的维基百科安装指南安装 LiteX 和核心。
3. 您可以在 LiteX-Boards 和示例目录中找到核心与 LiteX 集成的示例。

（> 测试

单元测试位于 ./test/ 中。要运行所有单元测试

$ ./setup.py test

测试也可以单独运行

$ python3 -m unittest test.test_name

（> 许可证

LiteDRAM 在非常宽松的二元 BSD 许可证下发布。根据本许可证条款，您有权将 LiteDRAM 用于闭源专有设计。虽然我们不要求您这样做，但这些事情很棒，所以如果可能的话，请这样做

• 告诉我们您正在使用 LiteDRAM
• 在与其相关的出版物中引用 LiteDRAM
• 向我们发送反馈和改进建议
• 当出现问题时报错
• 发送您对 LiteDRAM 所做的修改和改进

（> 支持和咨询

我们热爱开源硬件，并喜欢与他人分享我们的设计。

LiteDRAM 由 EnjoyDigital 开发和维护。

如果您想了解更多关于 LiteDRAM 的信息，或者您已经是满意的用户并希望根据您的需求扩展它，EnjoyDigital 可以提供标准商业支持和咨询服务。

所以请随时联系我们，我们很乐意与您合作！（并最终缩短可能的改进列表 :)

（> 联系

电子邮件：florent [AT] enjoy-digital.fr