cocotb是一个基于协程的协同仿真库，用于在Python中编写VHDL和Verilog测试平台。

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cocotb 是一个基于协程的协同仿真库，用于在Python中编写VHDL和Verilog测试平台。

Documentation Status CI PyPI Gitpod Ready-to-Code codecov

安装

cocotb的当前稳定版本需要

安装这些依赖项后，可以使用pip安装cocotb的最新稳定版1.x版本。

pip install 'cocotb == 1.*'

有关安装的更多详细信息（包括先决条件），请参阅文档。

有关安装cocotb的开发版本的详细信息，请参阅未来版本预览文档。

!!! 总线和测试组件 !!! 可重用总线接口和测试组件最近已移动到cocotb-bus软件包。您可以通过添加bus额外安装来同时轻松安装这些组件：pip install cocotb[bus]。

使用方法

作为对cocotb的第一次简单介绍，以下示例“测试”了一个触发器。

首先，我们需要一个可以测试的硬件设计。对于此示例，创建一个名为dff.sv的文件，其中包含用于简单D触发器的SystemVerilog代码。您也可以使用任何其他cocotb支持的模拟器理解的语言，例如VHDL。

// dff.sv

`timescale 1us/1ns

module dff (
    output logic q,
    input logic clk, d
);

always @(posedge clk) begin
    q <= d;
end

endmodule

一个简单的随机cocotb测试台示例

# test_dff.py

import random

import cocotb
from cocotb.clock import Clock
from cocotb.triggers import RisingEdge
from cocotb.types import LogicArray

@cocotb.test()
async def dff_simple_test(dut):
    """Test that d propagates to q"""

    # Assert initial output is unknown
    assert LogicArray(dut.q.value) == LogicArray("X")
    # Set initial input value to prevent it from floating
    dut.d.value = 0

    clock = Clock(dut.clk, 10, units="us")  # Create a 10us period clock on port clk
    # Start the clock. Start it low to avoid issues on the first RisingEdge
    cocotb.start_soon(clock.start(start_high=False))

    # Synchronize with the clock. This will regisiter the initial `d` value
    await RisingEdge(dut.clk)
    expected_val = 0  # Matches initial input value
    for i in range(10):
        val = random.randint(0, 1)
        dut.d.value = val  # Assign the random value val to the input port d
        await RisingEdge(dut.clk)
        assert dut.q.value == expected_val, f"output q was incorrect on the {i}th cycle"
        expected_val = val # Save random value for next RisingEdge

    # Check the final input on the next clock
    await RisingEdge(dut.clk)
    assert dut.q.value == expected_val, "output q was incorrect on the last cycle"

一个简单的Makefile

# Makefile

TOPLEVEL_LANG = verilog
VERILOG_SOURCES = $(shell pwd)/dff.sv
TOPLEVEL = dff
MODULE = test_dff

include $(shell cocotb-config --makefiles)/Makefile.sim

要使用Icarus Verilog运行测试，请执行

make SIM=icarus

asciicast

有关更多信息，请参阅cocotb文档和我们的维基。

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